Загрузка CPU NAT'ом

[NiTr0 583]

Бред не подкрепленный фактами.

 

Факты я вам показал. В виде тестов латентности подсистемы памяти и т.д. То, что вы ссылки не читаете - ваше личное горе.

 

Найдете тест c аналогичными показателями производительности и 40Вт в целом на всю систему на Core2 приходите.

А при чем тут энергопотребление?

 

Core2 загибались на 100-200 kpps, i3-550/i3-2125 1-1.5Mpps,

На словах? Ну-ну... Да и то, что корка на 200 кппс загибается - бред(с). 2-головый феном к примеру роутит более гигабита трафла в сумме при среднем размере пакета 800-900 байт, при загрузке ядер % до 30 максимум... И это - с солидным кол-вом правил иптейблса. Хотя да, если юзать какашные сетевухи - в 100 кппс упереться легко.

[NEP 217]

Бред не подкрепленный фактами.

 

Факты я вам показал. В виде тестов латентности подсистемы памяти и т.д. То, что вы ссылки не читаете - ваше личное горе.

 

Найдете тест c аналогичными показателями производительности и 40Вт в целом на всю систему на Core2 приходите.

А при чем тут энергопотребление?

 

Core2 загибались на 100-200 kpps, i3-550/i3-2125 1-1.5Mpps,

На словах? Ну-ну... Да и то, что корка на 200 кппс загибается - бред(с). 2-головый феном к примеру роутит более гигабита трафла в сумме при среднем размере пакета 800-900 байт, при загрузке ядер % до 30 максимум... И это - с солидным кол-вом правил иптейблса. Хотя да, если юзать какашные сетевухи - в 100 кппс упереться легко.

 

Я синтетическими тестами под Windows 7 не интересуюсь. Покажите тест Core2 на 32Гбит форвардинга пакетами 64 байта. Тогда поговорим.

 

Под "загибается" имеется ввиду 50% загрузки на 100kpps и i82576. Без файервола в принципе.

[NEP 217]

Собственно, бред ©. Дальше не читал.

 

У вас есть задачи на core2 при среднем размере пакета 80байт на 200kpps? на 500kpps? Вы же даже проверить это не в состоянии. Все ваши знания заканчиваются около-научными брехнями на оверклокер.

[KaYot 3 606]

Собственно, бред ©. Дальше не читал.

У вас есть задачи на core2 при среднем размере пакета 80байт на 200kpps? на 500kpps? Вы же даже проверить это не в состоянии. Все ваши знания заканчиваются около-научными брехнями на оверклокер.

Мы ведь не кандидаты наук, диссертаций не покупали. Приходится читать всякий бред, и сравнивать его с вашим бредом. Обычно бред на "всяких сайтах" выглядит умнее.

[NEP 217]

Собственно, бред ©. Дальше не читал.

У вас есть задачи на core2 при среднем размере пакета 80байт на 200kpps? на 500kpps? Вы же даже проверить это не в состоянии. Все ваши знания заканчиваются около-научными брехнями на оверклокер.

Мы ведь не кандидаты наук, диссертаций не покупали. Приходится читать всякий бред, и сравнивать его с вашим бредом. Обычно бред на "всяких сайтах" выглядит умнее.

 

Ну так сами проведите тест, напишите статью. Покажите, что вот, на Core2Duo на двух ядрах вы получаете 32Гбит форвардинка и 1.5Мппс. Или на это тоже ума не хватает?

 

То у вас системная проблема с непониманием назначения регистровой памяти и зачем ее циска устанавливает в маршрутизаторы, то вы конвейер не можете составить для x+y*z, но при этом с легкостью рассуждаете об архитектуре! процессора... то не понимаете принципов работы современных процессоров... а теперь ссылаетесь на синтетические тесты под Windows 7. Ну какой же вы инженер? Так... шаман.

[NEP 217]

Кайот давайте с простого.

 

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

 

У меня есть оба этих процессора, есть и i3-2125 и практически вся линейка ксеонов

[KaYot 3 606]

Ну какой же вы инженер?

Не поверите, главный

Но транзистор к сожалению не нарисую, хреново с изобразительными искусствами видите ли.

[NiTr0 583]

Я синтетическими тестами под Windows 7 не интересуюсь. Покажите тест Core2 на 32Гбит форвардинга пакетами 64 байта. Тогда поговорим.

 

Под "загибается" имеется ввиду 50% загрузки на 100kpps и i82576. Без файервола в принципе.

Латентность памяти - "синтетическая величина", ни на что не влияющая Бред (с).

И покажите мне 32 гбита форвардинга на i3-550 пакетами по 64 байта...

 

Кайот давайте с простого.

 

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

 

У меня есть оба этих процессора, есть и i3-2125 и практически вся линейка ксеонов

Даташиты и спеки к.т.н. не читают принципиально, да

При FSB 333 (1333) МГц имеем пропускную способность 10666 МБ/с (симплекс). Для QPI 2.96 ГГц (5.93 GT/s) при 16 битах имеем 11866 МБ/с в каждую из сторон. Латентность же памяти у i3 почти в 2 раза больше, чем у старого Core2, кеш - никоим образом не завязан на ИКП, т.е. задержки на получение данных нового пакета ядрами будут в 2 раза больше чем у корки...

[NEP 217]

Я синтетическими тестами под Windows 7 не интересуюсь. Покажите тест Core2 на 32Гбит форвардинга пакетами 64 байта. Тогда поговорим.

 

Под "загибается" имеется ввиду 50% загрузки на 100kpps и i82576. Без файервола в принципе.

Латентность памяти - "синтетическая величина", ни на что не влияющая Бред (с).

И покажите мне 32 гбита форвардинга на i3-550 пакетами по 64 байта...

 

Да показываю уже 5-й раз:

http://shader.kaist....nchmark/i3.html

 

 

Кайот давайте с простого.

 

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

 

У меня есть оба этих процессора, есть и i3-2125 и практически вся линейка ксеонов

Даташиты и спеки к.т.н. не читают принципиально, да

При FSB 333 (1333) МГц имеем пропускную способность 10666 МБ/с (симплекс). Для QPI 2.96 ГГц (5.93 GT/s) при 16 битах имеем 11866 МБ/с в каждую из сторон. Латентность же памяти у i3 почти в 2 раза больше, чем у старого Core2, кеш - никоим образом не завязан на ИКП, т.е. задержки на получение данных нового пакета ядрами будут в 2 раза больше чем у корки...

 

Бред.

 

Кроме того, что их надо читать, надо же еще понимать что там пишут. У вас же смотрю в "спеку" - вижу фигу.

 

GT/s конечно влияет на пропускную способность шины, но это разные характеристики. Какие характеристики шин вы вообще знаете, кроме пропускной способности? Как эти характеристики в современных системах x86 влияют на форвардинг траффика мелкими пакетами?

 

Ответьте себе на эти вопросы, а затем ответьте мне на простой:

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

[NEP 217]

Ну какой же вы инженер?

Не поверите, главный

Но транзистор к сожалению не нарисую, хреново с изобразительными искусствами видите ли.

 

И не только с изобразительным.

[NiTr0 583]

И покажите мне 32 гбита форвардинга на i3-550 пакетами по 64 байта...

 

Да показываю уже 5-й раз:

http://shader.kaist....nchmark/i3.html

Мсье к.т.н. имеет проблемы с пониманием ангельского, или намеренно приводит вместо форвардинга голую синтетику "прими-передай"?

Настойчиво повторяю просьбу показать софтроутер на 62 Мппс (да-да, 32 гбита пакетами по 64 байта это именно 62 Мппс) на i3-550.

 

Бред.

 

Кроме того, что их надо читать, надо же еще понимать что там пишут. У вас же смотрю в "спеку" - вижу фигу.

 

GT/s конечно влияет на пропускную способность шины, но это разные характеристики.

Бред. Пропускная способность вполне определенной шины однозначно зависит от частоты обмена данными по ней (те самые GT/s).

 

Какие характеристики шин вы вообще знаете, кроме пропускной способности? Как эти характеристики в современных системах x86 влияют на форвардинг траффика мелкими пакетами?

Латентность, батенька, латентность, которая у clarkdale в 2 раза выше, чем у корки.

 

Ответьте себе на эти вопросы, а затем ответьте мне на простой:

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

Ну и накой вам писькомерки в GT/s, которые не имеют к реальному обмену никакого отношения? Вам греет душу тот факт, что QPI в 2 раза уже, чем FSB, и за счет этого при близкой пропускной способности обмен идет на в 2 раза больших частотах? Дык все равно выгребаются данные по 64 бита, ибо размер cache row - 64 бита, и именно 64 бита передается по этой узкой "высокоскоростной" тормознутой шине. За 2 посылки ессно.

[NEP 217]

И покажите мне 32 гбита форвардинга на i3-550 пакетами по 64 байта...

 

Да показываю уже 5-й раз:

http://shader.kaist....nchmark/i3.html

Мсье к.т.н. имеет проблемы с пониманием ангельского, или намеренно приводит вместо форвардинга голую синтетику "прими-передай"?

Настойчиво повторяю просьбу показать софтроутер на 62 Мппс (да-да, 32 гбита пакетами по 64 байта это именно 62 Мппс) на i3-550.

 

Форвардинг 32Гбит пакетами 64-байта в 6-й раз:

http://shader.kaist....nchmark/i3.html

 

Для слабеньких: 8Гбит вход + 8Гбит исход на одном интерфейсе + 8Гбит вход + 8Гбит исход на втором интерфейсе

 

 

 

Латентность, батенька, латентность, которая у clarkdale в 2 раза выше, чем у корки.

 

Ответьте себе на эти вопросы, а затем ответьте мне на простой:

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

Ну и накой вам писькомерки в GT/s, которые не имеют к реальному обмену никакого отношения? Вам греет душу тот факт, что QPI в 2 раза уже, чем FSB, и за счет этого при близкой пропускной способности обмен идет на в 2 раза больших частотах? Дык все равно выгребаются данные по 64 бита, ибо размер cache row - 64 бита, и именно 64 бита передается по этой узкой "высокоскоростной" тормознутой шине. За 2 посылки ессно.

 

В последнем предложении вы приблизились к ответу.

 

И так, повторяю простой вопрос:

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

 

 

Про латентность, как она измеряется в MaxxMem в win7 и что этот параметр означает мы еще поговорим в срезе выше приведенного теста, после того, как вы ответите на простой вопрос.

[NiTr0 583]

 

 

Форвардинг 32Гбит пакетами 64-байта в 6-й раз:

http://shader.kaist....nchmark/i3.html

 

Для слабеньких: 8Гбит вход + 8Гбит исход на одном интерфейсе + 8Гбит вход + 8Гбит исход на втором интерфейсе

 

Чукча не читатель, чукча писатель, да?

In this test scenario, the DUT receives packets from the packet generator and simply echoes them back to the generator with the sample program echo

Форвардинг от тупого ретрансмита отличить можете, не? Или для к.т.н. любая передача пакетов - форвардинг? И опять же, где вы там нашли хоть одно упоминание о обмене через оба интерфейса?

 

В последнем предложении вы приблизились к ответу.

 

И так, повторяю простой вопрос:

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

 

 

Про латентность, как она измеряется в MaxxMem в win7 и что этот параметр означает мы еще поговорим в срезе выше приведенного теста, после того, как вы ответите на простой вопрос.

Повторяю еще раз вопрос: что вам даст знание кол-ва передач данных в секунду, если минимальный размер передаваемых данных - 64 бита независимо от ширины шины CPU-NB? Операция заполнения строки кеша, как и операция записи данных в модуль памяти - атомарная, невозможно записать половину строки кеша, или половину ячеек памяти по данному адресу.

[NEP 217]

Форвардинг 32Гбит пакетами 64-байта в 6-й раз:

http://shader.kaist....nchmark/i3.html

 

Для слабеньких: 8Гбит вход + 8Гбит исход на одном интерфейсе + 8Гбит вход + 8Гбит исход на втором интерфейсе

 

Чукча не читатель, чукча писатель, да?

In this test scenario, the DUT receives packets from the packet generator and simply echoes them back to the generator with the sample program echo

Форвардинг от тупого ретрансмита отличить можете, не? Или для к.т.н. любая передача пакетов - форвардинг? И опять же, где вы там нашли хоть одно упоминание о обмене через оба интерфейса?

 

В последнем предложении вы приблизились к ответу.

 

И так, повторяю простой вопрос:

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

 

 

Про латентность, как она измеряется в MaxxMem в win7 и что этот параметр означает мы еще поговорим в срезе выше приведенного теста, после того, как вы ответите на простой вопрос.

Повторяю еще раз вопрос: что вам даст знание кол-ва передач данных в секунду, если минимальный размер передаваемых данных - 64 бита независимо от ширины шины CPU-NB? Операция заполнения строки кеша, как и операция записи данных в модуль памяти - атомарная, невозможно записать половину строки кеша, или половину ячеек памяти по данному адресу.

 

Что то вы вообще слабенький. Выучите английский. Прочитайте статью в 7-й раз (http://shader.kaist....nchmark/i3.html), разберитесь, что там делается.

 

 

И так, повторяю простой вопрос:

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

[KaYot 3 606]

У меня только один вопрос к к.т.н. - каким боком вся эта ересь относится к загрузке CPU NATом?

[NEP 217]

У меня только один вопрос к к.т.н. - каким боком вся эта ересь относится к загрузке CPU NATом?

 

Отвечаю главном шаману - никаким.

[Гайджин 574]

Аминь!

[NiTr0 583]

Что то вы вообще слабенький. Выучите английский. Прочитайте статью в 7-й раз (http://shader.kaist....nchmark/i3.html), разберитесь, что там делается.

Итак, читаем вместе, по буквам:

 

 

Performance: RX

 

In this configuration, the packet generator asserts randomly generated UDP packets with different IP addresses and port numbers. The DUT then receives the packets and silently drops them, without any further processing.

(скипнуто)

 

Performance: TX

 

In this configuration, we exchanged the above roles of the packet generator and the DUT. The DUT generates packets with packet_generator

(скипнуто)

 

Performance: Simple forwarding

 

In this test scenario, the DUT receives packets from the packet generator and simply echoes them back to the generator with the sample program echo.

(скипнуто)

Потому еще раз задаю вам вопрос: вы L3 форвардинг пакета, с прохождением его по всем цепочкам, от тупого ретрансмита отличить можете, или нет?

 

И так, повторяю простой вопрос:

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

 

Что же, разжую как для детского сада, если вы не поняли глупость вашего вопроса.

QPB (FSB) - 64 бита, 1 трансфер за такт, 1.33 GT/s для указанной корки

QPI - 40 бит, 1 трансфер за 4 такта (ибо атомарный блок данных - flow control unit - 80 бит, шина - 20 бит), частота обмена по шине - 2.93x2 ГГц, т.е. 5.97GT/s на физическом уровне, но 1.47GT/s на "канальном" уровне. Огромная разница с 1.33GT/s, да...

[NEP 217]

Что то вы вообще слабенький. Выучите английский. Прочитайте статью в 7-й раз (http://shader.kaist....nchmark/i3.html), разберитесь, что там делается.

Итак, читаем вместе, по буквам:

 

 

Performance: RX

 

In this configuration, the packet generator asserts randomly generated UDP packets with different IP addresses and port numbers. The DUT then receives the packets and silently drops them, without any further processing.

(скипнуто)

 

Performance: TX

 

In this configuration, we exchanged the above roles of the packet generator and the DUT. The DUT generates packets with packet_generator

(скипнуто)

 

Performance: Simple forwarding

 

In this test scenario, the DUT receives packets from the packet generator and simply echoes them back to the generator with the sample program echo.

(скипнуто)

Потому еще раз задаю вам вопрос: вы L3 форвардинг пакета, с прохождением его по всем цепочкам, от тупого ретрансмита отличить можете, или нет?

 

И так, повторяю простой вопрос:

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

 

Что же, разжую как для детского сада, если вы не поняли глупость вашего вопроса.

QPB (FSB) - 64 бита, 1 трансфер за такт, 1.33 GT/s для указанной корки

QPI - 40 бит, 1 трансфер за 4 такта (ибо атомарный блок данных - flow control unit - 80 бит, шина - 20 бит), частота обмена по шине - 2.93x2 ГГц, т.е. 5.97GT/s на физическом уровне, но 1.47GT/s на "канальном" уровне. Огромная разница с 1.33GT/s, да...

 

Да ну.

 

QPI bandwidths are advertised by computing the transfer of 64 bits (8 bytes) of data every two clock cycles in each direction

 

И так, повторяю простой вопрос:

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

 

Относительно латентности измеряемой MaxxMem в Win7, форвардинга по FW таблице... мы поговорим позже, когда ответите на простой вопрос.

 

Вас с Кайотом послушать, так вокруг окружают одни идиоты. CISCO ставит в роутеры RDIMM модули, а сама Intel упершись в FSB заменила ее на равную по производительности QPI. Ну идиоты в CISCO и Intel.. ну что c них возьмешь

[NEP 217]

Вобщем устал я с вами спорить. Ну ладно там вы литературу не читаете, но хотя бы логически подумать зачем это люди делали?

 

на википедию зашли бы в конце концов:

 

The front-side bus had the advantage of high flexibility and low cost. Simple symmetric multiprocessors place a number of CPUs on an FSB, though performance does not scale linearly due to the architecture's bandwidth bottleneck.

 

The front-side bus was used in all of Intel's Atom, Celeron, Pentium, Core 2, and Xeon processor models through about 2008. Originally, this bus was a central connecting point for all system devices and the CPU. The speed of a faster CPU is wasted if it cannot fetch instructions and data as fast as it can execute them. The CPU must wait for one or more clock cycles until the memory returns its value, or access other devices attached to the FSB if it becomes a bottleneck.

 

The front-side bus was criticized by AMD as being an old and slow technology that limits system performance.[8] More modern designs use point-to-point connections like AMD's HyperTransport and Intel's QuickPath Interconnect (QPI).[9] FSB's fastest transfer speed was 1.6 GT/s, which provided only 80% of the theoretical bandwidth of a 16-bit HyperTransport 3.0 link as implemented on AM3 Phenom II CPUs, only half of the bandwidth of a 6.4 GT/s QuickPath Interconnect link, and only 25% of the bandwidth of a 32-bit HyperTransport 3.1 link. In addition, in an FSB-based architecture, the memory must be accessed via the FSB. In HT- and QPI-based systems, the memory is accessed independently by means of a memory controller on the CPU itself, freeing bandwidth on the HyperTransport or QPI link for other uses.

 

.

[NiTr0 583]

Да ну.

 

QPI bandwidths are advertised by computing the transfer of 64 bits (8 bytes) of data every two clock cycles in each direction

Ура, до вас дошло. Поделите 2.93 на 2 (ибо тактовая частота - 2.93 ГГц, частота обмена данными по шине - в 2 раза больше ибо DDR), и получите 1.47 Гтранзакций/сек в каждую из сторон.

 

И так, повторяю простой вопрос:

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

Чкча не читатель, чукча писатель?

 

Вас с Кайотом послушать, так вокруг окружают одни идиоты. CISCO ставит в роутеры RDIMM модули, а сама Intel упершись в FSB заменила ее на равную по производительности QPI. Ну идиоты в CISCO и Intel.. ну что c них возьмешь

Интел вообще упразднила FSB (Front Side Bus, шину между мостом с контроллером памяти, и ядрами ЦП). И сделала QPI - аналог АМДшного гипертранспорта - исключительно для связи проца с периферией. И высокая скорость от этой шины не требовалась - по ней какбы никто с памятью обмениваться не собирался. Ну и мимоходом эту же шину влепила между ядрами и северным мостом в сверхбюждетный clarkdale по принципу "а почему бы и нет, для офиса и так сойдет, хомячки схавают". И только некоторые индивидуумы, гоняющиеся за мегагерцами и мегабайтами, а не за реальной производительностью, считают использование одной шины между ядрами и северным мостом вместо другой, с близкими характеристиками, гигантским прорывом...

[NEP 217]

Да ну.

 

QPI bandwidths are advertised by computing the transfer of 64 bits (8 bytes) of data every two clock cycles in each direction

Ура, до вас дошло. Поделите 2.93 на 2 (ибо тактовая частота - 2.93 ГГц, частота обмена данными по шине - в 2 раза больше ибо DDR), и получите 1.47 Гтранзакций/сек в каждую из сторон.

 

И так, повторяю простой вопрос:

FSB (Core2Duo 8500) - ?.? GT/s

MCP/QPI (i3-550) - ?.? GT/s

Чкча не читатель, чукча писатель?

 

Вас с Кайотом послушать, так вокруг окружают одни идиоты. CISCO ставит в роутеры RDIMM модули, а сама Intel упершись в FSB заменила ее на равную по производительности QPI. Ну идиоты в CISCO и Intel.. ну что c них возьмешь

Интел вообще упразднила FSB (Front Side Bus, шину между мостом с контроллером памяти, и ядрами ЦП). И сделала QPI - аналог АМДшного гипертранспорта - исключительно для связи проца с периферией. И высокая скорость от этой шины не требовалась - по ней какбы никто с памятью обмениваться не собирался. Ну и мимоходом эту же шину влепила в сверхбюждетный clarkdale по принципу "а почему бы и нет, для офиса и так сойдет, хомячки схавают". И только некоторые индивидуумы, гоняющиеся за мегагерцами и мегабайтами, а не за реальной производительностью, считают использование одной шины между ядрами и северным мостом вместо другой, с близкими характеристиками, гигантским прорывом...

 

Спасибо кэп. Наконец то вы разобрались. Прорыв для геймеров не существенный, но для обработки миллионов пакетов в секунду - весомый.

 

P.S. И да, вам осталось перевести только одно предложение: "FSB's fastest transfer speed was 1.6 GT/s, which provided only 80% of the theoretical bandwidth of a 16-bit HyperTransport 3.0 link as implemented on AM3 Phenom II CPUs, only half of the bandwidth of a 6.4 GT/s QuickPath Interconnect link, and only 25% of the bandwidth of a 32-bit HyperTransport 3.1 link"

[NiTr0 583]

Спасибо кэп. Наконец то вы разобрались. Прорыв для геймеров не существенный, но для обработки миллионов пакетов в секунду - весомый.

Какой такой весомый? Подросла теоретическая пропускная способность за счет дуплексности (причем - никак не на порядок, как кто-то утверждал), и при этом в 2 раза выросла латентность...

Тут скорее наличие L3 кеша сыграло роль, а не замена одного тормоза на более другой.

[NEP 217]

Спасибо кэп. Наконец то вы разобрались. Прорыв для геймеров не существенный, но для обработки миллионов пакетов в секунду - весомый.

Какой такой весомый? Подросла теоретическая пропускная способность за счет дуплексности (причем - никак не на порядок, как кто-то утверждал), и при этом в 2 раза выросла латентность...

Тут скорее наличие L3 кеша сыграло роль, а не замена одного тормоза на более другой.

 

В два раза - это ОДИН ДВОИЧНЫЙ ПОРЯДОК.

 

Садитесь, два.

[NiTr0 583]

P.S. И да, вам осталось перевести только одно предложение: "FSB's fastest transfer speed was 1.6 GT/s, which provided only 80% of the theoretical bandwidth of a 16-bit HyperTransport 3.0 link as implemented on AM3 Phenom II CPUs, only half of the bandwidth of a 6.4 GT/s QuickPath Interconnect link, and only 25% of the bandwidth of a 32-bit HyperTransport 3.1 link"

Ну в педивикии всяческие к.т.н. и прочие любители сферических коней в вакууме часто любят сравнивать яйца с легкими...

 

Подумайте на досуге, почему AMD перешла от шустрой EV6 (64бит, 400 МГц) на медленный гипертранспорт (HT 1.0 - 16бит, 800 МГц) в свое время, и почему это не принесло сколь-либо заметной просадки производительности. А еще подумайте, что было бы, если бы инженеры AMD надумали в каком-то из офисных процов вынести северный мост в отдельный кристалл, соединенный по HT с ядрами.

 

В два раза - это ОДИН ДВОИЧНЫЙ ПОРЯДОК.

 

Садитесь, два.

Мсье мастер включать фантазию на ходу, да...